Apa lapisan lemah AGND lan DGND kudu dipisahake?
Jawaban prasaja iku gumantung ing kahanan, lan jawaban rinci iku biasane ora dipisahake.Amarga ing pirang-pirang kasus, pamisahan lapisan lemah mung bakal nambah induktansi arus bali, sing luwih mbebayani tinimbang sing apik.Rumus V = L(di/dt) nuduhake yen induktansi mundhak, gangguan voltase mundhak.Lan minangka mundhak saiki ngoper (amarga tingkat sampling konverter mundhak), gangguan voltase uga bakal nambah.Mulane, lapisan grounding kudu disambungake bebarengan.
Contone, ing sawetara aplikasi, supaya tundhuk karo syarat desain tradisional, daya bis reged utawa sirkuit digital kudu diselehake ing wilayah tartamtu, nanging uga dening alangan ukuran, nggawe Papan ora bisa entuk pemisahan tata letak apik, ing iki. cilik, lapisan grounding kapisah tombol kanggo entuk kinerja apik.Nanging, supaya desain sakabèhé dadi efektif, lapisan grounding iki kudu disambungake bebarengan nang endi wae ing Papan dening jembatan utawa titik sambungan.Mulane, titik sambungan kudu disebarake kanthi rata ing lapisan grounding sing kapisah.Pungkasane, asring ana titik sambungan ing PCB sing dadi lokasi sing paling apik kanggo ngasilake arus tanpa nyebabake kinerja.Titik sambungan iki biasane ana ing cedhak utawa ing ngisor konverter.
Nalika ngrancang lapisan sumber daya, gunakake kabeh jejak tembaga sing kasedhiya kanggo lapisan kasebut.Yen bisa, aja ngidini lapisan kasebut nuduhake alignment, amarga alignment lan vias tambahan bisa cepet ngrusak lapisan sumber daya kanthi dibagi dadi potongan sing luwih cilik.Lapisan daya jarang sing diasilake bisa nyepetake dalan saiki menyang papan sing paling dibutuhake, yaiku pin daya konverter.Squeezing saiki antarane vias lan alignments mundhakaken resistance, nyebabake voltase gulung tipis tengen pin daya konverter kang.
Pungkasan, panggonan lapisan sumber daya kritis.Aja tumpukan lapisan sumber daya digital rame ing ndhuwur lapisan sumber daya analog, utawa loro isih bisa saperangan sanajan padha ing lapisan beda.Kanggo nyilikake risiko degradasi kinerja sistem, desain kudu misahake jinis lapisan kasebut tinimbang numpuk bebarengan sabisa.
Apa desain sistem pangiriman daya PCB (PDS) bisa diabaikan?
Tujuan desain PDS yaiku nyilikake ripple voltase sing diasilake kanggo nanggepi panjaluk saiki.Kabeh sirkuit mbutuhake arus, sawetara kanthi panjaluk dhuwur lan liya-liyane sing mbutuhake arus supaya diwenehake kanthi luwih cepet.Nggunakake daya impedansi kurang lengkap utawa lapisan lemah lan laminasi PCB apik nyilikake ripple voltase amarga dikarepake sirkuit saiki.Contone, yen desain dirancang kanggo saiki ngoper saka 1A lan impedansi saka PDS punika 10mΩ, ripple voltase maksimum 10mV.
Kaping pisanan, struktur tumpukan PCB kudu dirancang kanggo ndhukung lapisan kapasitansi sing luwih gedhe.Contone, tumpukan enem lapisan bisa ngemot lapisan sinyal ndhuwur, lapisan lemah pisanan, lapisan daya pisanan, lapisan daya kapindho, lapisan lemah kapindho, lan lapisan sinyal ngisor.Lapisan lemah pisanan lan lapisan sumber daya pisanan kasedhiya ing cedhak saben liyane ing struktur dibandhingke, lan loro lapisan iki diwenehi jarak 2 kanggo 3 mils loro kanggo mbentuk kapasitansi lapisan intrinsik.Kauntungan gedhe saka kapasitor iki yaiku gratis lan mung kudu ditemtokake ing cathetan manufaktur PCB.Yen lapisan sumber daya kudu dipérang lan ana sawetara ril daya VDD ing lapisan padha, lapisan sumber daya paling gedhe bisa digunakake.Aja ninggalake bolongan kosong, nanging uga menehi perhatian marang sirkuit sensitif.Iki bakal nggedhekake kapasitansi lapisan VDD kasebut.Yen desain ngidini ana lapisan tambahan, rong lapisan grounding tambahan kudu diselehake ing antarane lapisan sumber daya pisanan lan kaloro.Ing cilik saka jarak inti padha 2 kanggo 3 mils, kapasitansi gawan saka struktur laminated bakal pindho ing wektu iki.
Kanggo laminasi PCB becik, kapasitor decoupling kudu digunakake ing titik entri wiwitan saka lapisan sumber daya lan watara DUT, kang bakal mesthekake yen impedansi PDS kurang liwat kabeh sawetara frekuensi.Nggunakake sawetara kapasitor 0.001μF nganti 100μF bakal mbantu nutupi kisaran iki.Ora perlu duwe kapasitor ing endi wae;kapasitor docking langsung marang DUT bakal break kabeh aturan Manufaktur.Yen langkah-langkah abot kasebut dibutuhake, sirkuit kasebut duwe masalah liyane.
Pentinge Pad sing Diekspos (E-Pad)
Iki minangka aspek sing gampang digatekake, nanging penting kanggo entuk kinerja sing paling apik lan boros panas saka desain PCB.
Pad kapapar (Pin 0) nuduhake pad ing sangisore IC kacepetan dhuwur paling modern, lan minangka sambungan penting sing kabeh grounding internal chip disambungake menyang titik tengah ing ngisor piranti.Ing ngarsane pad kapapar ngidini akeh Konverter lan amplifier kanggo ngilangke perlu kanggo pin lemah.Tombol iku kanggo mbentuk sambungan listrik stabil lan dipercaya lan sambungan termal nalika soldering pad iki kanggo PCB, yen sistem bisa rusak nemen.
Sambungan listrik lan termal sing optimal kanggo bantalan sing kapapar bisa digayuh kanthi telung langkah.Pisanan, yen bisa, bantalan sing kapapar kudu ditiru ing saben lapisan PCB, sing bakal nyedhiyakake sambungan termal sing luwih kenthel kanggo kabeh lemah lan kanthi mangkono cepet boros panas, utamane penting kanggo piranti daya dhuwur.Ing sisih electrical, iki bakal nyedhiyani sambungan equipotential apik kanggo kabeh lapisan grounding.Nalika niron bantalan kapapar ing lapisan ngisor, bisa digunakake minangka titik lemah decoupling lan panggonan kanggo Gunung sinks panas.
Sabanjure, pamisah bantalan sing katon dadi pirang-pirang bagean sing padha.Wangun checkerboard paling apik lan bisa digayuh kanthi kothak salib layar utawa topeng solder.Sajrone patemon reflow, iku ora bisa kanggo nemtokake carane tempel solder mili kanggo netepake sambungan antarane piranti lan PCB, supaya sambungan bisa saiki nanging mbagekke unevenly, utawa Samsaya Awon, sambungan cilik lan dumunung ing sudhut.Dibagi pad kapapar menyang bagean cilik ngidini saben wilayah duwe titik sambungan, saéngga njamin dipercaya, malah sambungan antarane piranti lan PCB.
Akhire, iku kudu mesthekake yen saben bagean wis sambungan liwat-bolongan kanggo lemah.Wilayah kasebut biasane cukup gedhe kanggo nahan pirang-pirang vias.Sadurunge perakitan, mesthine kanggo ngisi saben vias karo tempel solder utawa epoksi.Langkah iki penting kanggo mesthekake yen tempel solder pad kapapar ora mili bali menyang growong vias, kang digunakake bakal ngurangi kemungkinan sambungan sing tepat.
Masalah salib-kopling antarane lapisan ing PCB
Ing desain PCB, kabel tata letak sawetara konverter kacepetan dhuwur mesthi duwe siji lapisan sirkuit sing digandhengake karo liyane.Ing sawetara kasus, lapisan analog sensitif (daya, lemah, utawa sinyal) bisa langsung ing ndhuwur lapisan digital swara dhuwur.Paling desainer mikir iki ora relevan amarga lapisan kasebut dumunung ing lapisan sing beda.Apa iki kasus?Ayo katon ing tes prasaja.
Pilih salah siji saka lapisan jejer lan inject sinyal ing tingkat, banjur, sambungake salib-coupled lapisan kanggo analyzer spektrum.Nalika sampeyan bisa ndeleng, ana akeh banget sinyal ditambahake menyang lapisan jejer.Malah karo jarak 40 mil, ana pangertèn kang lapisan jejer isih mbentuk kapasitansi, supaya ing sawetara frekuensi sinyal isih bakal ditambahake saka siji lapisan kanggo liyane.
Assuming part digital swara dhuwur ing lapisan duwe sinyal 1V saka ngalih kacepetan dhuwur, lapisan non-mimpin bakal weruh sinyal 1mV ditambahake saka lapisan mimpin nalika isolasi antarane lapisan punika 60dB.Kanggo 12-bit analog-to-digital converter (ADC) karo 2Vp-p full-scale swing, iki tegese 2LSB (paling signifikan dicokot) kopling.Kanggo sistem tartamtu, iki bisa uga ora dadi masalah, nanging kudu dicathet yen resolusi tambah saka 12 nganti 14 bit, sensitivitas mundhak kanthi faktor papat lan kanthi mangkono kesalahan mundhak dadi 8LSB.
Nglirwakake salib-bidang / salib-lapisan kopling ora bisa nimbulaké desain sistem gagal, utawa weaken desain, nanging siji kudu tetep waspada, amarga ana uga liyane kopling antarane rong lapisan saka siji bisa nyana.
Iki kudu dicathet nalika kopling palsu swara ditemokake ing spektrum target.Kadhangkala kabel tata letak bisa mimpin kanggo sinyal unintended utawa lapisan salib-coupling kanggo lapisan beda.Elinga iki nalika debugging sistem sensitif: masalah bisa dumunung ing lapisan ngisor.
Artikel kasebut dijupuk saka jaringan, yen ana pelanggaran, hubungi kanggo mbusak, matur nuwun!
Wektu kirim: Apr-27-2022